
作為任意三維結(jié)構(gòu)全波電磁仿真工具,ACEM依托強(qiáng)大的3D編輯、自動(dòng)參數(shù)化和極低的內(nèi)存占用特性,搭載imesh智能加密和網(wǎng)格后處理引擎,高性能的GPU加速,可并行加速的HPC特性,適配于半導(dǎo)體、計(jì)算機(jī)、通信網(wǎng)絡(luò)、車(chē)用電子等多個(gè)行業(yè)的設(shè)計(jì)和仿真。
本次案例展現(xiàn)了ACEM對(duì)于DDR5內(nèi)存的優(yōu)化。在云計(jì)算、大數(shù)據(jù)分析、虛擬化等大規(guī)模數(shù)據(jù)中心;人工智能和深度學(xué)習(xí)領(lǐng)域;科學(xué)計(jì)算、工程模擬、氣象預(yù)測(cè)等高性能計(jì)算領(lǐng)域,ACEM都" />
PART1 適配行業(yè)
ACEM是由芯瑞微(上海)電子科技有限公司,基于自主知識(shí)產(chǎn)權(quán)技術(shù)開(kāi)發(fā)的三維電磁仿真軟件。
作為任意三維結(jié)構(gòu)全波電磁仿真工具,ACEM依托強(qiáng)大的3D編輯、自動(dòng)參數(shù)化和極低的內(nèi)存占用特性,搭載imesh智能加密和網(wǎng)格后處理引擎,高性能的GPU加速,可并行加速的HPC特性,適配于半導(dǎo)體、計(jì)算機(jī)、通信網(wǎng)絡(luò)、車(chē)用電子等多個(gè)行業(yè)的設(shè)計(jì)和仿真。
本次案例展現(xiàn)了ACEM對(duì)于DDR5內(nèi)存的優(yōu)化。在云計(jì)算、大數(shù)據(jù)分析、虛擬化等大規(guī)模數(shù)據(jù)中心;人工智能和深度學(xué)習(xí)領(lǐng)域;科學(xué)計(jì)算、工程模擬、氣象預(yù)測(cè)等高性能計(jì)算領(lǐng)域,ACEM都能夠在實(shí)際應(yīng)用層面,提供參考與借鑒。
PART2 場(chǎng)景描述
現(xiàn)在電子系統(tǒng)設(shè)計(jì)中,基于DDR5總線技術(shù)的擴(kuò)展應(yīng)用越來(lái)越多,而DDR5總線的最高傳輸速率已經(jīng)達(dá)8.4GT/s。如何保證DDR5總線傳輸?shù)男盘?hào)質(zhì)量,在特定板材下的傳輸距離長(zhǎng)度是多少,等等,都已成為電子系統(tǒng)設(shè)計(jì)必需面對(duì)的設(shè)計(jì)難題。
本案例針對(duì)DDR5總線的高速率、高帶寬、高性能以及點(diǎn)對(duì)點(diǎn)傳輸方式的特點(diǎn),展開(kāi)了基于POP結(jié)構(gòu)的DDR5鏈路設(shè)計(jì)與信號(hào)完整性(SI)仿真技術(shù)的研究,并結(jié)合上述問(wèn)題對(duì)所設(shè)計(jì)的鏈路進(jìn)行SI仿真,詳細(xì)分析仿真結(jié)果,以此來(lái)研究DDR5的數(shù)據(jù)傳輸速度和吞吐量等信號(hào)完整性問(wèn)題。
PART3 案例簡(jiǎn)介
此案例為POP的封裝設(shè)計(jì),用戶(hù)通過(guò)ACEM來(lái)優(yōu)化高速并行接口走線設(shè)計(jì),使信道質(zhì)量符合設(shè)計(jì)要求。模型如下圖所示:
PART4 仿真設(shè)置
4.1 生成仿真模型,選擇Net和Component設(shè)置
Net Editor 區(qū)域選擇一組DDR信號(hào)進(jìn)行仿真、勾選相關(guān)參考電源、參考地網(wǎng)絡(luò);
Component Editor 區(qū)域設(shè)置焊球、port相關(guān)參數(shù);
在 Information 區(qū)域選擇仿真模式,點(diǎn)擊 Generator cut model 即可生成模型。
4.2 設(shè)置仿真參數(shù)
PART5 仿真效果
5.1 S參數(shù)分析
回?fù)p:DQ0-DQ7回?fù)p在10G以?xún)?nèi)滿足-10db的要求。
插損:其他端口滿足在-3db以上,DQ0的信號(hào)未滿足要求。
串?dāng)_:其他端口滿足在-30db以下,DQ5的信號(hào)未滿足要求。
從眼圖可以看出在6400Mbps的眼高為:0.173,眼寬為9.062E-11。
發(fā)現(xiàn)眼睛張開(kāi)不是很理想,通過(guò)在接收端設(shè)置均衡調(diào)整之后,眼寬和眼高在6400Mbps能夠滿足要求,以及通過(guò)合適的信號(hào)線寬度和阻抗匹配,減少傳輸線的功率衰減和反射。使用終端匹配電阻,降低信號(hào)反射和串?dāng)_的影響。在電路板設(shè)計(jì)中增加地平面和電源層,以提供足夠的屏蔽和隔離,合適地布局阻擋層,減少信號(hào)之間的干擾,優(yōu)化后串?dāng)_滿足相關(guān)技術(shù)性指標(biāo)。
PART6 ACEM在此案中的價(jià)值點(diǎn)
在現(xiàn)代計(jì)算系統(tǒng)中,DDR5(第五代雙倍數(shù)據(jù)率)是一種高性能的內(nèi)存標(biāo)準(zhǔn),可以提供更高的數(shù)據(jù)傳輸速度和吞吐量。為了確保DDR5在實(shí)際應(yīng)用中具有穩(wěn)定和可靠的性能,進(jìn)行并行仿真以評(píng)估其信號(hào)完整性是至關(guān)重要的。
本案例通過(guò)ACEM仿真軟件仿真對(duì)DDR5信號(hào)的SI分析,得出最高速率信號(hào)在頻域的spec,提出改善信號(hào)傳輸質(zhì)量、保證信號(hào)完整性的方法, 為實(shí)際應(yīng)用提供了有益參考與借鑒。